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Intel英特尔借助全新 10 纳米英特尔? Agilex? FPGA 家族推动打造以数据为中心的世界
发布人:INTEL 发布时间:2019-05-24

英特尔今日宣布推出全新产品家族——英特尔? Agilex? FPGA。全新现场可编程门阵列?(FPGA) 家族将提供量身定制的解决方案,以解决嵌入式、网络和数据中心市场上以数据为中心的独特业务挑战。
  英特尔可编程解决方案事业部高级副总裁 Dan McNamara 表示:“快速解决以数据为中心的问题要求采用敏捷、灵活的解决方案,以高效传输、存储和处理数据。英特尔 Agilex FPGA 不仅提供定制的连接性和加速功能,还能面向多种工作负载显着提升性能和降低功耗1,2。”
  重要意义:
  客户需要出色的解决方案帮助整合和处理不断激增的数据流量,从而支持边缘计算、网络、云等新兴的数据驱动型行业从容运行各种变革性应用。无论是通过面向低延迟处理的边缘分析,用于提升性能的虚拟化网络功能,还是用于提高效率的数据中心加速,英特尔Agilex FPGA 都可以为从边缘到云的各种应用提供定制解决方案。在边缘、网络和云计算领域,人工智能 (AI) 分析的进步可帮助硬件系统适应不断变化的标准、支持各种 AI 工作负载,并集成多种功能。英特尔 Agilex FPGA 可提供所需的灵活性和敏捷性,帮助化解这些挑战,同时提升性能和降低功耗1,2。
  独特性:
  英特尔 Agilex 家族完美地结合了基于英特尔 10 纳米制程技术构建的 FPGA 结构和创新型异构 3D SiP 技术,将模拟、、自定义计算、自定义 I/O ,英特尔 eASIC和FPGA逻辑结构集成到一个封装中。利用带有可复用 IP 的自定义逻辑连续体,英特尔可提供从 FPGA 到结构化 ASIC 的迁移路径。一个 API 提供软件友好型异构编程环境,支持软件开发人员轻松发挥 FPGA 的优势实现加速。
  英特尔 Agilex FPGA 提供多项全新的功能,以帮助加速面向未来的解决方案。这些创新如下:
  1.Compute Express Link:行业首款支持 Compute Express Link 的 FPGA,面向未来英特尔? 至强? 可扩展处理器的高速缓存和内存一致性互连结构。
  2.第二代 HyperFlex 架构:相比英特尔? Stratix? 10 FPGA,性能提升高达 40%,或总功耗2降低 40%。1
  3.DSP 创新:唯一支持硬核 BFLOAT16 和高达 40 teraflops(FP16) 数字信号处理 (DSP) 性能的 FPGA。3
  4.第五代外设组件互连线?(PCIe):相比 PCIe Gen 4,带宽更高。
  5.收发数据速率:支持高达 112 Gbps 数据速率。
  6.高级内存支持:DDR5、HBM、英特尔? 傲腾? DC 永久性内存支持。
   附属细则:
  结果基于英特尔内部分析、架构模拟和建模评估或模拟得出,仅供参考。系统硬件、软件或配置的任何不同都可能影响实际性能。
  * 文中涉及的其他名称及商标属于各自所有者资产。
 英特尔并不控制或审核本文档引用的第三方基准数据或网站。您应访问引用的网站,确认参考资料准确无误。
  所描述的降低成本方案仅用作示例,表明某些基于英特尔的产品在特定环境和配置下会如何影响未来的成本,并节约成本。环境各不相同。英特尔不保证任何成本和成本的节约。
  更多关于英特尔 Agilex 性能、功耗和软件支持数据的详情:
  1 相比英特尔 Stratix 10 FPGA,性能提升高达 40%
  数据来源于对示例设计套件的性能指标评测,对比了使用英特尔 Quartus Prime 软件的英特尔 Stratix 10 设备和英特尔 Agilex 设备分别实现的最大时钟速度 (Fmax)。根据 2019 年 2 月的测试,平均而言,相比以 Stratix 10 设备的最常见速度等级(-2 速度等级)运行的设计,以英特尔 Agilex FPGA 的最快速度等级运行的设计在 Fmax 方面提升了 40%。
  2 相比英特尔 Stratix 10 FPGA,总功耗降低高达 40%
  数据来源于对示例设计套件的性能指标评测,对比在英特尔 Stratix 10 FPGA 中运行的设计的预估总功耗和在英特尔 Agilex FPGA 中运行的设计的总功耗。测试于 2019 年 2 月进行,英特尔 Stratix 10 FPGA 设计的功耗预估基于英特尔 Stratix 10 早期功耗估算器得出;英特尔 Agilex FPGA 设计的功耗预估基于英特尔内部分析和架构模拟与建模得出。
  3 高达 40 TFLOP DSP 性能(FP16 配置)
  每个英特尔 Agilex DSP 模块每次时钟循环执行两次 FP16 浮点运算 (FLOP)。FP16 配置下的总 FLOP 是通过将单个英特尔 Agilex FPGA 中所提供的 DSP 模块最大数目乘以该模块指定的最大时钟频率的2倍得出。